SKハイニックスがCPOロードマップを発表：光インターコネクト技術を初めてメモリインターフェースに拡張

TradingKey - 2026年8月20日、SKハイニックス（SKHY）は、バージニア大学やマサチューセッツ工科大学などの複数の研究機関と共同で、国際的なトップジャーナル『Nature Electronics』に論文を発表し、同社のCo-Packaged Optics（CPO）技術ロードマップを初めて体系的に公開しました。

CPOロードマップの公開と40兆ウォン（約286億ドル）の自社株買い計画という2つの好材料を受け、SKハイニックスの韓国株式市場での株価は前日比12.73%高の169万1,000ウォンで取引を終えました。

[出典：SKハイニックス]

[出典：TradingView]

同論文では、AIクラスタが単一チップから数千基のGPUやHBMで構成される超大規模クラスタへと拡大するにつれ、ラック間のデータ伝送が新たな制約要因になっていると指摘しています。

データによると、演算能力は2年ごとに約3倍に成長する一方、同期間の相互接続帯域幅の増加率は約1.4倍にとどまっています。この拡大するギャップが「帯域幅の壁（bandwidth wall）」と呼ばれるボトルネックを形成しており、同論文ではCPOをこのボトルネックを打破するための重要なアプローチと位置付けています。

さらに同論文は、「光学中心（optics-centric）」の長期的なアーキテクチャビジョンを提案しています。このビジョンの特徴的な点は、現在のCPOが主にプロセッサ間やラック間の光相互接続に対応しているのに対し、SKハイニックスは光相互接続をメモリインターフェースにまで拡張することを目指している点です。

フォトニックインターポーザーを通じてプロセッサのリソースプールとメモリのリソースプールを直接接続することで、複数のAIアクセラレータが同一の大容量メモリプールを共有できるようになり、既存の物理的なパッケージングの限界を打破することができます。

研究チームはまた、次世代AIインフラ向けに、単一ノード帯域幅100 Tb/s超、エネルギー消費量1 pJ/bit未満、チップ間レイテンシ10ナノ秒未満という具体的な技術仕様を設定しました。

同論文はさらに、2Dパッケージングから2.5Dインターポーザー、そして3D異種統合への進化の道のりを示し、実用化に向けて克服すべき主要な技術的課題を挙げています。

SKハイニックスのAIインフラチーム責任者であるホン・スンフン（Seung-Hoon Hong）氏は、メモリ企業は単一コンポーネントの提供者から、CPOなどの技術を通じて顧客のシステム全体の競争力向上を支援するパートナーへと進化していると述べました。

バージニア大学のイ・ギュサン（Kyusang Lee）教授は、どんなに優れた演算チップであっても、チップ間のデータ伝送が追いつかなければシステム全体の性能向上は望めず、物理的限界に直面している銅線相互接続から光相互接続への移行は不可避の選択であると明言しました。研究全体の核心は、メモリデバイス、コントローラ、光学デバイス、パッケージングを統一されたシステムとして扱う「光学中心」の協調設計（コ・デザイン）にあります。