ムーアの法則の延伸：IBMが世界初の1nm未満のチップ技術を発表、演算能力とエネルギー効率のダブルの飛躍が市場の熱狂を呼び起こす

従来の平面型トランジスタレイアウトとは異なり、IBMが新たに発表した「NanoStack」アーキテクチャは垂直積層設計を採用しており、トランジスタを互い違いの層に配置することで、同一の表面積に1000億個近くのトランジスタを搭載している。これは2021年に発表された2ナノメートルチップの密度を倍増させるものだ。この3次元統合技術は、チップの密度を高めるだけでなく、異なる層で異なる素材を使用することを可能にし、性能とエネルギー効率を個別に最適化することを実現する。

IBMリサーチのディレクターであるジェイ・ガンベッタ氏は、「我々は単にトランジスタを微細化しているのではなく、チップの構築方法を根本から再定義しているのだ」と述べた。

実験室でのテストによると、従来の2ナノメートルノード製品と比較して、この1ナノメートル未満のチップは性能が最大50%向上し、エネルギー効率が最大70%改善される。同時に、NanoStackアーキテクチャはSRAMメモリセルを40%縮小し、AIワークロード向けにより高い帯域幅のサポートを提供する。

さらに、1ナノメートル未満の技術の発表に合わせ、IBMは世界初の量子ファウンドリである「Anderon」を設立する計画を発表した。この独立子会社は、IBMが蓄積してきた量子コンピューティングと半導体分野の専門知識を統合し、米国が量子ウェーハ製造において主導的な地位を確保するのを支援する。

IBMはかなり以前に半導体製造事業から撤退したものの、ニューヨーク州オールバニにある同社の研究所は、依然として半導体の研究開発をリードし続けている。今回の画期的な成果は、ASMLやLam Research（ラムリサーチ）を含む装置メーカーとの緊密な協業によるものであり、近く導入予定の高開口数極端紫外線（高NA EUV）リソグラフィシステムが、1ナノメートル未満（サブ1nm）プロセスの実現に向けて極めて重要なサポートを提供する。IBMは同社のNanoStack技術について、早ければ5年以内に量産に入り、少なくとも10年間にわたる継続的な微細化（スケーリング）ロードマップを支えることになると期待している。

TechInsightsのアナリストであるダン・ハッチソン氏は、「この技術はチップのロードマップを10年から15年延長するものであり、AI時代における演算能力への需要急増と、エネルギーコストの制約との間の矛盾を解消するものである」と指摘した。現在、TSMCはすでに2ナノメートルチップの量産を行っており、Intelの18Aプロセス（約1.8nm）はリスク生産段階に入っている。IBMの1ナノメートル未満（サブ1nm）技術は、業界の競争を間違いなく新たな局面へと押し上げるだろう。

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