长鑫 4F²，会撼动存储三巨头吗？

上篇（见链接）海豚君从 1T1C 讲起，拆解了 6F²的平躺晶体管为什么挡住了微缩，以及 VSG 垂直环绕栅极如何把电容、位线、字线叠成一摞，让单元面积从 6F²缩到 4F²，同一制程下多塞近 50% 的存储单元。

但 “能做” 不等于 “做好”。4F²究竟难在哪？三星、海力士、美光各自排到了哪一年？长鑫年底推出首代产品，对内存价格和三巨头的利润又意味着什么？下篇继续。

以下为详细分析：

一、4F² 难在哪里，又会改变什么？

1.1、并非长鑫独有：行业共识与三大厂时间表

首先需要明确，4F² 并不是长鑫的独家发明。垂直沟道晶体管的研究在业内已持续多年，早期之所以一度搁置，主要是存储阵列与外围逻辑电路绑定在同一套工艺里，变更 6F²架构的投入产出比不高。

但随着 6F² 架构下进一步微缩的难度加大、混合键合等集成手段逐渐成熟，4F² 重新成为行业公认的下一代路线。据产业调研显示，三大厂都在评估 4F²，部分厂商已把导入时间提前。从各家的节奏看：

三星：进度最快，但路线出现摇摆。据韩媒 The Bell 8 月报道，三星原计划今年 9 月完成 1d 开发、12 月转入量产，2027 年底前后开始初步量产。下一代 0a 节点（三星称 10a）原计划转向 4F²。

据 The Elec 4 月报道，三星 3 月已用 10a 工艺生产出晶圆，并在测试中确认了可正常工作的芯片，计划年内完成开发、2027 年进行质量测试、2028 年转入量产线，此后的 10b、10c 两代也将沿用这一结构。目前来看三星在 4F² 的研发和技术储备上相对领先另外两家。

SK 海力士：大概率晚一个节点。海力士仍希望 0a 节点继续沿用 6F²。据韩媒 The Elec 今年 4 月报道，海力士计划到 0b 节点才导入 4F² 和垂直晶体管，比三星晚一个节点。

实际上从现有制程的进步节奏看，据 The Bell 8 月报道，海力士 1d 节点计划今年 12 月完成开发、而三星原计划今年 9 月完成开发。

在 1d 这一代上，海力士的开发完成时间就比三星晚约 3 个月，量产准备晚约半年，因此往更新的 4F²架构迁移的进度自然也稍慢。

美光：路线尚不明朗，进度大概率最晚。美光迄今未公开披露 4F² 的导入计划，外界说法也不一致：2025 年有韩媒报道称，美光可能跳过 4F²，直接投入 3D DRAM（类似 NAND 的堆叠）研发；UBS 今年 1 月的产业调研则认为，美光近期已把 4F² 重新放回路线图，0a 节点将转向 4F²，预计约在 2030 年下半年量产。

长鑫：官宣首代产品，量产规模待验证。长鑫自成立起就布局 4F²，按近日长鑫科技总裁的表示，首代 4F² 产品定位于 DDR5 RDIMM，预计年底推出。从时间上看，这早于三大厂的节点（三星原计划 2028 年转入量产线）。

但官方用词是“推出” 而非 “量产”，目前尚无产品规格、良率和出货规模等信息，年底的产品更可能是发布、送样或小批量验证。

1.2、4F²的难点在哪

至于 4F² 难在哪里，可以归结为以下几点：

一是浮体效应。位线埋在硅柱底部，把硅柱与下方的硅片底座隔开，硅柱中段的 P 型硅处于 “悬空” 状态，导致电荷会在硅柱中积累，无法被自然导走（类似于电器不接地），会造成阈值电压漂移，进而导致数据丢失或错误。对此，业内正研究的解决方案是增加背栅等方式加以抑制。

二是 “先做位线、再长硅柱” 的制造顺序难点不小。由于新架构下，位线埋在硅柱下方，而硅柱又需要高质量的单晶硅。这里的一种路线是在位线之上用外延生长出硅柱，但外延的产能和均匀性都是难题；

另一种是 “背面工艺”：先在晶圆正面做出硅柱，再把晶圆翻过来、从背面减薄，在硅柱底部做出位线，通常需要用到 SOI（绝缘体上硅）等特殊晶圆，工序更多、更复杂。

第三种，是把硅柱和位线分别做在两片晶圆上，再用混合键合把两片晶圆面对面贴合、让两侧的铜触点直接连通，这一技术在 3D NAND 中已有量产应用（如长江存储的 Xtacking）。

三是阵列与外围电路的工艺解耦。垂直晶体管阵列与外围逻辑电路的工艺要求差异很大，放在同一片晶圆上会互相掣肘，这也是早期 4F² 探索搁浅的原因。

长鑫披露的路线是两者分开制造、再通过晶圆级混合键合集成，这对键合良率、对准精度和成本都提出了新的要求。

四是材料与电阻。4F²架构下相邻两排硅柱之间只有约 1F 宽的缝隙，因此两侧硅柱的栅氧化层、各自环绕的字线以及字线之间的隔离层都要挤在这条缝里，留给字线金属的空间非常有限。位线也受类似的限制。

而导线越细，电阻越大，信号传输越慢，影响内存性能。为此，业内正在评估用钼、钌替代现有的氮化钛 / 钨来做字线（栅极）。（钼、钌在极细尺寸下电阻上升更少）。

五是密集排布带来的干扰与良率爬坡。硅柱和字线排布更密，相邻字线之间的耦合干扰更强；同时，6F² 时代的设计和工艺流程无法完全复用，需要整合一套新的工艺，首代产品的良率爬坡需要时间。

综合来看，此次长鑫的发布，意味着 4F² 已经从 “要不要做” 进入 “能做” 的阶段，但 “何时量产、能否做好” 则完全是另一个问题。

二、对内存行业和三大厂的影响

回到上篇开头的问题：长鑫的 4F² 会对存储行业和三大厂造成多大冲击？海豚君认为，需要分短期和中长期来看。

短期（2026–2027 年）：对供需格局的直接影响有限。一方面，长鑫目前只是预告，首代产品，规格、良率和规模都未知，新架构从首发到成为产能主力通常需要较长的爬坡期。

结合三大厂的 4F² 量产计划表来看，4F²架构的产品更可能在 2028 年末才会开始大量释放，因此对目前可见的供需格局（市场只看到 28 年）不会有多少影响。

近期三大厂股价的走弱，更多反映的是市场对长鑫追赶速度的担忧，而不是基本面的即时变化。

中长期（2028 年以后）：供给增速有上行风险。4F² 相当于把约两代制程的密度提升一次性兑现，能在晶圆产量不变的情况下，提升 Bit 产出 30%~50%。

根据海豚君预测，26~28 年新增的 DDR 晶圆产能本就有近 75% 来自于国内厂商，这还没考虑 4F²架构带来的单位产出提升。

若长鑫果真能在 27 年就开始量产 4F² DDR 产品，供给释放可能会显著高于此前预期，若没有足够的需求增量，可能导致供需大幅反转，内存价格明显下滑。

虽然长鑫仍未攻克 HBM 的技术，但由于目前 DDR 和 HBM 的单 GB 价格几乎相当，制造成本还更低，DDR 反而是目前内存厂们的主要利润来源。（按海豚君此前的测算，2028 年海力士 DRAM 业务中毛利润七成以上来自常规 DDR）。

因此若长鑫基于 4F²架构新产品的产能和良率确实爬坡良好，对三大内存厂的利润冲击可能会相当显著。

具体到各家：

对长鑫：最大的意义是找到了一条绕开 EUV 的追赶路径。6F² 越往后微缩，越依赖 EUV，而长鑫受出口管制无法获得 EUV，只能依靠 DUV 多重曝光推进，成本和良率压力逐代上升。

4F² 用架构换密度、放宽了设计规则，使长鑫有机会在 DUV 条件下获得接近对手的存储密度，缩小与三大厂之间的技术代差。

叠加长鑫持续扩产，以及首代产品直接切入服务器 DDR5，这一常规 DRAM 中门槛和利润都较高的市场，常规 DRAM 的竞争压力可能进一步上升。

对三星：可能是追回差距的机会。三星近几代 DRAM 的良率问题也拖累了其 HBM 的进展。而目前三星在制程进步和 4F²架构的技术都相对领先，这可能给三星 “弯道超车” 的机会，在更新技术的产品上从落后变为领先。

对 SK 海力士：短期影响不大，中期要看三星能否借此翻身。海力士的 4F² 节奏比三星晚一个节点，但其当前优势主要建立在 HBM 的产品和客户上，4F² 的先后不会在短期内改变这一格局。

需要关注的是，若三星借 4F² 修复 DRAM 和 HBM 的执行问题，海力士在 HBM 上的领先幅度可能收窄。

对美光：相对被动。美光此前更侧重 3D DRAM 路线，4F² 的准备进度落后于另外两家，UBS 预计其 4F² 量产约在 2030 年下半年。

如果三星和长鑫先后在 4F² 上跑通，美光在成本和密度上将面临一段相对劣势的窗口期。

对上游供应商：4F² 需要新增大量选择性外延、原子层沉积、快速热处理、高深宽比刻蚀以及混合键合等工艺步骤，可能的潜在受益方包括应用材料、东京电子、泛林、ASMI 和 Eugene Tech 等，材料端则有钼、钌等新材料的供应商（默克等）。

而对光刻的需求在首代 4F² 时会有所稀释，但后续节点升级仍需要依赖更小的制程和更尖端的光刻设备。

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