무어의 법칙 연장: IBM, 세계 최초 1나노미터 미만 칩 기술 출시, 연산 능력과 에너지 효율성의 동반 도약으로 시장의 열기 점화

기존의 평면 트랜지스터 레이아웃과 달리, IBM이 새롭게 도입한 "NanoStack" 아키텍처는 수직 적층형 설계를 활용하여 트랜지스터를 엇갈린 레이어로 배치함으로써 동일한 표면적에 거의 1,000억 개의 트랜지스터를 집적한다. 이는 2021년에 발표된 2나노미터 칩의 밀도를 두 배로 높인 것이다. 이 3차원 적층 기술은 칩 밀도를 높일 뿐만 아니라 서로 다른 레이어에 서로 다른 소재를 사용할 수 있게 하여, 성능과 에너지 효율의 독립적인 최적화를 가능하게 한다.

제이 감베타(Jay Gambetta) IBM 리서치 소장은 "우리는 단순히 트랜지스터 크기를 줄이는 것이 아니라, 칩이 제조되는 방식을 근본적으로 재정의하고 있다"라고 밝혔다.

실험실 테스트 결과에 따르면, 이 1나노미터 미만(sub-1-nanometer) 칩은 2나노미터 공정 제품 대비 성능은 최대 50% 향상되고 에너지 효율은 최대 70% 개선된다. 동시에 NanoStack 아키텍처는 SRAM 메모리 셀을 40% 축소하여 AI 워크로드에 더 높은 대역폭 지원을 제공한다.

나아가 IBM은 1나노미터 미만 기술 발표와 함께 세계 최초의 양자 파운드리인 "Anderon" 설립 계획을 발표했다. 이 독립 자회사는 양자 컴퓨팅과 반도체 분야에서 IBM이 축적한 전문성을 통합하여, 미국이 양자 웨이퍼 제조 분야에서 선도적인 위치를 확보할 수 있도록 도울 것이다.

IBM은 오래전에 칩 제조업에서 철수했으나, 뉴욕주 올버니에 위치한 연구소는 반도체 연구개발을 계속해서 선도하고 있다. 이번 돌파구는 ASML 및 램리서치(Lam Research)를 비롯한 장비 제조업체들과의 긴밀한 협력의 결과로, 도입을 앞둔 고개구율 극자외선(High NA EUV) 노광 시스템이 1나노미터 미만 공정에 핵심적인 지원을 제공할 예정이다. IBM은 자사의 나노스택(NanoStack) 기술이 이르면 5년 내에 양산에 들어가 최소 10년 동안 지속적인 미세화 로드맵을 지원할 것으로 예상하고 있다.

테크인사이츠(TechInsights)의 분석가 댄 허치슨(Dan Hutcheson)은 "이 기술은 칩 로드맵을 10년에서 15년 연장하여, AI 시대에 급증하는 컴퓨팅 파워 수요와 에너지 비용 제약 사이의 갈등을 해결한다"고 언급했다. 현재 TSMC는 이미 2나노미터 칩을 양산하고 있는 반면, 인텔의 18A 공정(약 1.8나노미터)은 위험 생산(risk production) 단계에 진입했다. IBM의 1나노미터 미만 기술은 의심할 여지 없이 업계 경쟁을 새로운 국면으로 이끌 것이다.

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