SK Hynix revela su hoja de ruta de CPO: la tecnología de interconexión óptica se extiende a las interfaces de memoria por primera vez

TradingKey - El 20 de agosto de 2026, SK Hynix (SKHY), en colaboración con varias instituciones, entre ellas la Universidad de Virginia y el Instituto Tecnológico de Massachusetts, publicó un artículo en la prestigiosa revista internacional Nature Electronics, en el que reveló de forma sistemática por primera vez su hoja de ruta tecnológica de óptica empaquetada conjuntamente (CPO).

Impulsadas por el doble catalizador positivo del anuncio de la hoja de ruta de CPO y un plan de recompra de acciones de 40 billones de wones (aproximadamente 28.600 millones de dólares), las acciones de SK Hynix en Corea del Sur cerraron la jornada con una subida del 12,73%, situándose en 1,691 millones de wones.

[Fuente: SKhynix]

[Fuente: TradingView]

El artículo señala que, a medida que los clústeres de IA se expanden desde chips individuales hasta clústeres a gran escala formados por miles de GPU y HBM, la transmisión de datos entre bastidores se está convirtiendo en una nueva limitación.

Los datos muestran que la potencia de cálculo se multiplica aproximadamente por tres cada dos años, mientras que el ancho de banda de interconexión solo aumenta en torno a 1,4 veces durante el mismo periodo. Esta brecha cada vez mayor genera un cuello de botella denominado "muro de ancho de banda". El estudio sitúa la CPO como una vía crítica para superar esta limitación.

El artículo propone además una visión arquitectónica a largo plazo "centrada en la óptica". El aspecto singular de esta visión es que, mientras que la CPO actual aborda principalmente las interconexiones ópticas entre procesadores y bastidores, SK Hynix busca extender las interconexiones ópticas a la interfaz de memoria.

Al conectar directamente los conjuntos de recursos de procesador y de memoria mediante interposers fotónicos, múltiples aceleradores de IA pueden compartir el mismo fondo de memoria de gran capacidad, superando las limitaciones físicas del empaquetado actual.

El equipo de investigación también fijó especificaciones técnicas concretas para la infraestructura de IA de próxima generación: un ancho de banda por nodo superior a 100 Tb/s, un consumo de energía por debajo de 1 pJ/bit y una latencia entre chips inferior a 10 nanosegundos.

El artículo también describe la trayectoria evolutiva desde el empaquetado 2D a los interposers 2.5D y, posteriormente, a la integración heterogénea 3D, detallando los principales desafíos técnicos que deben superarse para su comercialización.

Seung-Hoon Hong, responsable del equipo de infraestructura de IA de SK Hynix, afirmó que las empresas de memoria están pasando de suministrar componentes individuales a convertirse en socios que ayudan a los clientes a mejorar la competitividad general de sus sistemas mediante tecnologías como la CPO.

Kyusang Lee, profesor de la Universidad de Virginia, afirmó rotundamente que, por muy potentes que sean los chips de cálculo, si la transmisión de datos entre ellos no avanza al mismo ritmo, el rendimiento general del sistema no podrá mejorar, lo que hace inevitable sustituir las interconexiones de cobre —que presentan limitaciones físicas inherentes— por interconexiones ópticas; el núcleo de toda la investigación es un codiseño "centrado en la óptica" que trata los dispositivos de memoria, los controladores, los componentes ópticos y el empaquetado como un sistema unificado.