IBM 주가가 1나노미터 미만 칩 기술 공개 후 약 6% 급등

아직 시장이 개장하지도 않았는데, 투자자들은 이미 IBM(뉴욕증권거래소: IBM) 주식에 투자하기 위해 줄을 서고 있습니다. 이 기술 대기업이 1나노미터 기술 장벽을 돌파한 최초의 칩 기술을 공개했다고 발표했기 때문입니다. 

이 소식으로 IBM 주가는 개장 전 거래에서 거의 4% 상승했는데 , 이는 연초 이후 약 11% 하락했던 주가에 필요한 활력소가 되었습니다. 

이는 또한 반도체 경쟁이 전통적인 트랜지스터 소형화 방식이 한계에 부딪히면서 무어의 법칙에 따른 새로운 방향으로 전환되고 있는 상황에서 IBM에게 있어 큰 성공을 의미합니다

회사에 따르면, 새로운 칩은 2021년 2나노미터 프로토타입에서 달성했던 트랜지스터 밀도를 두 배로 늘려 손톱 크기의 0.7나노미터(또는 7옹스트롬) 공정에 약 1000억 개의 트랜지스터를 집적했습니다. IBM은 또한 2026년 칩이 이전 설계보다 컴퓨팅 성능은 최대 50%, 에너지 효율은 최대 70% 향상될 것으로 예상하고 있습니다.

IBM의 1나노미터 미만 칩이 왜 중요한가? 

혼동을 없애기 위해 설명드리자면, IBM의 0.7나노미터 노드는 칩의 물리적 크기를 의미하는 것이 아닙니다. 사실, 노드 명칭은 수십 년 전에 이미 실제 측정값과 일치하지 않게 되었습니다. IBM이 주장하는 것은 자사의 새로운 칩이 해당 규모의 이론적인 칩이 할 수 있는 모든 기능을 수행할 수 있다는 것입니다.

IBM은 1나노미터 미만의 장벽을 뛰어넘기 위한 발판으로 "나노스택" 트랜지스터 레이아웃을 도입했습니다. 이 설계는 트랜지스터를 단일 수평면에 배열하는 대신, 두 개의 접합된 실리콘 웨이퍼에 트랜지스터를 수직으로 엇갈린 패턴으로 쌓아 올리는 방식입니다. 

MIT Technology Review의 설명에 따르면, 각 트랜지스터는 약 15개의 원자 두께를 가진 실리콘 시트 3장으로 구성되어 있으며, 시트 사이의 간격은 9나노미터입니다.

일리노이 대학교 어바나-샴페인 캠퍼스의 재료과학 교수인 칭 차오는 IBM이 양산형 웨이퍼에 적층형 트랜지스터를 시연한 방식에 대해 "획기적"이라는 표현을 사용했다. 

Cao는 또한 Intel, Samsung, TSMC 및 벨기에 연구소 Imec 중 어느 회사도 IBM이 시도하기 전에 이러한 지그재그 배열 방식을 채택하지 않았다고 언급했습니다 . 특히, 상위 레이어가 하위 레이어 바로 위에 있는 방식보다 이러한 지그재그 배열 방식이 배선을 연결하기 더 쉽습니다.

IBM은 언제부터 새로운 칩을 판매하기 시작할까요? 

IBM은 자사의 공정 기술을 파운드리 파트너에게 라이선스합니다. IBM은 상용 칩을 직접 제조하거나 판매하지 않습니다. 

회사 측은 기자들에게 5년 안에 생산을 시작할 수 있으며, 본격적인 시장 확산은 그로부터 5년 후에나 가능할 것이라고 밝혔습니다. 부 대표는 기자회견에서 "10년 안에 이것은 우리가 발명하고 산업계를 변화시키는 데 기여한 또 다른 주류 기술이 될 것"이라고 말했습니다.

IBM은 이번 발표에서 새로운 1나노미터 미만 공정의 제조 파트너를 언급하지 않았지만, 현재 일본의 라피두스가 IBM의 2나노미터 기술 스케일링 파트너로 참여하고 있다.

많은 업계 기업들이 여전히 구형 2나노미터 나노시트 아키텍처를 사용하고 있습니다. IBM 반도체 연구개발 부문dent 인 후이밍 부에 따르면, TSMC, 삼성, 인텔 모두 현재 및 향후 출시될 칩에 나노시트 기반 설계를 적용하고 있습니다.

AI 수요 증가로 칩 밀도 극대화가 더욱 중요해졌습니다 

IBM의 이번 발표는 AI 워크로드가 기존 칩 아키텍처의 한계를 시험함에 따라 이루어지는 논리적인 기술적 진전으로 평가받고 있습니다. 회사 연구 블로그, 7옹스트롬 공정으로 제작된 AI 가속기는 현재 가속기보다 약 7배 빠른 성능을 제공할 수 있다고 합니다.

IBM은 VLSI 2026 심포지엄에서 나노스택 설계를 통해 SRAM 스케일링 성능이 40% 향상되었다고 발표했습니다. SRAM은 AI 추론에 필수적인 고속 온칩 메모리로, 최근 칩 세대에서 스케일링 성능이 정체되어 있었습니다. 

IBM 연구소 소장인 제이 감베타는 3나노미터와 2나노미터 세대 간의 격차로 인해 SRAM 밀도 향상이 단 한 자릿수 퍼센트 수준에 그쳤다고 말했습니다.

분석 회사인 테크인사이트의 부회장인 댄 허치슨은 MIT 테크놀로지 리뷰와의 인터뷰 나노스택 방식이 트랜지스터 크기 축소를 위한 로드맵에 "앞으로 10년에서 15년을 더 확보해 준다"고 말했다.

여전히 해결해야 할 과제가 남아 있습니다. Cao는 여러 층을 쌓는 방식이 제조상의 결함을 악화시킨다고 지적했습니다. 어느 한 층이라도 고장 나면 전체 칩을 사용할 수 없게 된다는 것입니다. 열 관리 또한 중요한 제약 조건입니다. 최상층을 제작하는 과정에서 아래쪽 연결부가 손상되지 않도록 해야 하기 때문입니다. IBM은 저온 처리 방식에 대한 자체 기술을dent유지하고 있습니다.

투자자들은 라이선스 논의에 대한 언급이 있는지 확인하기 위해 IBM의 다음 실적 발표를 주시할 것입니다.

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